Paso 19: VM 4.2: bloqueo vs Non-Blocking declaraciones de Verilog
Puede parecer extraño que cambiamos de discutir siempre bloques de bloqueo/no bloqueo pero este es el momento perfecto para introducir un nuevo concepto.Cuando escribimos código en C y C++, nuestro código se ejecuta línea por línea en orden secuencial hasta que el programa se le dice que se desvían de ese patrón (por ejemplo, saltar a una determinada línea). Se ejecuta una línea y sólo después de que acabados de ejecución están la siguiente línea ejecutada. Para fines más prácticos no notamos ninguna demora en aplicaciones de consola sencillas. Pero en diseño digital, este retraso de la ejecución de una línea a la siguiente podría tener consecuencias muy negativas y sensibles. Retrasos hasta de menos de un nanosegundo pueden causar problemas; problemillas para ser exactos.
Una falla se define formalmente como un cambio momentáneo y no deseado en la salida de un circuito debido a una entrada de entrar en un estado transitorio y la entrada tiene al menos dos caminos a través del circuito sin demoras puerta equivalente entre caminos.
Imagina que tienes dos conmutadores (sw0 y sw1) que eran tanto una lógica 0, y el resultado de un solo LED fue una lógica uno si ambos interruptores fueron una lógica 0 (LED = ~(sw0 & sw1)), entre otro deseado salidas. Pero decir que Flip sw1 a un estado alto de lógica. ¿Qué pasa si sólo para una pequeña fracción de segundo que el LED era todavía una lógica uno mientras que el voltaje de la fuente de sw1 "ripples" su camino "río abajo" a través de las puertas de la lógica en sus diferentes caminos hasta llegar a la última puerta en el circuito? En ella se encuentra una fracción de segundo donde el LED es una lógica uno cuando teóricamente debería ser una lógica cero; su circuito rompió las reglas de sus propias ecuaciones de lógica!
Mientras que el punto de este módulo no debe cubrir cómo solucionar fallos en sus declaraciones de la lógica, el punto es que incluso bien formado lógica ecuaciones para circuitos que son "libre de falla" potencialmente pueden crear un error si utiliza una instrucción de bloqueo donde debería haber utilizado un bloqueo de no declaración y viceversa.
¿Cómo sucede esto y por qué la Declaración incorrecta de Verilog haría esto?
Un bloqueo es una asignación (no tiene que necesariamente usar la palabra "asignar") instrucción que utiliza el operador "=". Bloqueo de declaraciones son ejecutadas como código en C y C++: secuencial y en orden. Una declaración de bloqueo no es una instrucción de asignación que utiliza el "< =" operador. Declaraciones sin bloqueo cuando se ponen en el mismo ámbito del código con otras declaraciones de bloqueo no se ejecutarán concurrentemente.
Re Lee las definiciones anteriores ya que son muy importantes.
Uno pueden tener estudiantes de pensamiento común es "Verilog código es un lenguaje de descripción de hardware, por lo que no importa qué tipo de declaración que escribo porque se sintetizan en el mismo circuito físico y se comportan de la misma manera." Esto no es necesariamente cierto, como Verilog complejo compilador tendrá que crear transistores diferentes patrones para pasar señales diferentes a diferentes lugares, y se debe especificar si esto tiene que pasar en el momento mismo o en otros intervalos de tiempo. Puede ser más eficiente para construir un circuito con declaraciones que pueden dirigir las señales en un momento conveniente para el circuito de bloqueo, pero a menudo es importante que dos o más cambios de salida tomen lugar esencialmente al mismo tiempo.
¿Ves cómo una serie de declaraciones de bloqueo podría tener efectos adversos del comportamiento del circuito? Asignar nivel superior declaraciones bloquean porque las declaraciones son sólo "ejecutó" una vez, pero hay algo como un decodificador que puede "siempre" se reevalúan las condiciones cambiar salidas simultáneamente. Imagina los problemas que un ingeniero tendría si su decodificador salida GS y señales de salida EO cambiaron en diferentes épocas.
Echar un vistazo a algunos ejemplos sencillos ("si" declaraciones están cubiertas en el siguiente módulo!):
Ejemplo #1
siempre @ (sw0, sw1)
comenzar
Si (sw0 == 1' b1)
comenzar
todas estas salidas se le asignará su
valores al mismo tiempo
OUTPUT1 < = 1' b0;
output2 < = 1' b1;
output3 < = 1' b0;
final
final
Ejemplo #2
siempre @ (sw0, sw1)
comenzar
Si (sw0 == 1' b1)
comenzar
la primera salida se le asignará, luego las dos siguientes
se le asignará al mismo tiempo
OUTPUT1 = 1' b0;
output2 < = 1' b1;
output3 < = 1' b0;
final
final
Ejemplo #3
siempre @ (sw0, sw1)
comenzar
Si (sw0 == 1' b1)
comenzar
se asignará la primera salida, luego los dos siguientes serán
asignará uno tras otro
OUTPUT1 = 1' b0;
output2 = 1' b1;
output3 = 1' b0;
final
final
Nunca ponga una declaración bloqueo dentro de un bloque de lógica estructural. En otras palabras, nunca poner un "=" dentro de un bloque de siempre. Incluso si sólo va a cambiar una salida es mala práctica utilizar una instrucción de bloqueo.
Siempre utilice una instrucción de bloqueo cuando se utiliza la palabra "asignar". Estas afirmaciones siempre llevará a cabo fuera de un bloque de siempre. Ejemplo de uso sería declarar un registro cuyo valor cambia dentro de un bloque de siempre, entonces asignar un cable de salida "=" valor de reg.
Sugerencia: usted por lo general dará un reg un valor mediante el formulario: < nombre de reg >< = < valor >;
Pista extra (duplicados): sólo puede establecer los valores de un registro en un bloque siempre, asignar no valores de tipo alambre. Puede, sin embargo, posteriormente asignar el alambre para ser igual al valor de la reg.
