He realizado este proyecto para una clase en línea. El proyecto está escrito en Verilog. El generador de reloj, enable_sr (habilitar dígito) y módulos ssd (exhibición de segmento siete) fueron proporcionados. Mi tarea era escribir los módulos de contador para hacer un cronómetro en el segmento de 7 pantalla y módulo superior. Originalmente, el proyecto fue implementado en Basys 2. También he utilizado Xilinx ISE Webpack. Ahora, modificó el proyecto y había implementado en 3 Basys. Además, utilicé Vivado Webpack en vez de ISE. También he escrito una guía que comenzó para Vivado.
